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MISE EN UVRE D'UNE ARCHITECTURE DE BASE 32 BITS RISC À HAUTE PERFORMANCE

Français · Livre de poche

Expédition généralement dans un délai de 2 à 3 semaines (titre imprimé sur commande)

Description

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Ce livre traite de la conception d'un processeur RISC utilisant une architecture en pipeline. Le pipelining en 5 étapes est utilisé pour améliorer la vitesse des opérations. Les 5 étapes sont la récupération, le décodage, l'exécution, la mémoire et la réécriture. Le processus de conception comprend diverses techniques de faible consommation au niveau architectural, ce qui prouve que ces méthodes sont plus efficaces que les techniques de réduction de la consommation au niveau du back-end. Les processeurs embarqués à faible consommation sont utilisés dans une grande variété d'applications, notamment les voitures, les téléphones, les appareils photo numériques, les imprimantes et d'autres dispositifs de ce type. La raison de leur large utilisation est qu'ils sont petits, qu'ils n'occupent donc pas beaucoup d'espace et que leur fabrication est rentable. La faible consommation d'énergie permet de réduire la dissipation de chaleur, d'allonger la durée de vie de la batterie et d'augmenter la fiabilité de l'appareil.

A propos de l'auteur










Chandra Shaker Arrabotu est actuellement professeur assistant au département d'ingénierie électronique et télématique de l'Institut G. Nararayanamma de technologie et de sciences (pour les femmes), à Hyderabad. Ses recherches portent sur l'Internet des objets, l'informatique multiaccès en périphérie, l'apprentissage automatique et les systèmes embarqués.

Détails du produit

Auteurs CHANDRA SHAKER ARRABOTU, M. Rajani, D. Ravi Chandan
Edition Editions Notre Savoir
 
Langues Français
Format d'édition Livre de poche
Sortie 18.07.2023
 
EAN 9786206245544
ISBN 9786206245544
Pages 80
Catégorie Sciences naturelles, médecine, informatique, technique > Technique > Electronique, électrotechnique, technique de l'information

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