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Il libro presenta un nuovo convertitore tempo-digitale (TDC) per l'All Digital Phase Locked Loop (ADPLL) in grado di raggiungere un'elevata linearità e un'ampia gamma di ingressi con codice di uscita frazionario normalizzato. La topologia si basa su celle di ritardo pseudo-differenziali avviabili. Arbitra in formato Gated Ring Oscillator (GRO) in modo da estendere l'intervallo di tempo della misura. È stata sviluppata un'unità di normalizzazione per calibrare gratuitamente l'uscita e misurare gli errori di fase per applicazioni ADPLL senza divisore. Contenuti: 1) Un accumulatore di fase variabile migliorato con una complessità hardware minima dedicato alle applicazioni ADPLL. 2) Un convertitore tempo-digitale con oscillatore ad anello a pseudodelay a 15b, risoluzione inferiore a 10ps e gateable, per applicazioni RF ad ampio spettro. 3) Un nuovo TDC ibrido basato su architettura GRO-Pseudo-Delay con codice frazionario e rilevamento di un ampio intervallo di tempo per ADPLL senza divisore. Elenco completo degli autori: Sehmi Saad, Mongia Mhiri, Aymen Ben Hammadi e Kamel Besbes.
Über den Autor / die Autorin
Sehmi Saad nasceu em Versailles, França, em 1985. Recebeu o doutoramento em engenharia microelectrónica (ciências físicas) pela Universidade de Monastir, Tunísia, em 2017. Os seus interesses de investigação incluem circuitos integrados RF mistos/analógicos em tecnologia CMOS, com particular ênfase na concepção de sintetizadores de frequência AD-PLL de banda larga.
