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Ce livre présente un additionneur à sélection de porteuse (CSA) sans multiplexeur (MUX) utilisant le circuit logique Premier Zéro Trouvé (FZF). Nous avons modifié le système de telle sorte que le bloc RCA du deuxième étage et le MUX de l'étage final sont éliminés par le circuit logique FZF, ce qui devrait améliorer les performances et les paramètres respectifs. Sur la base de l'analyse et de l'observation des résultats obtenus, on constate une amélioration majeure de la puissance et de la surface. La conception du CSA sans MUX permet d'économiser en moyenne 41,45%, 48,26%, 52,21%, 33,82% de la surface, de la puissance de fuite, de la puissance et du PDP respectivement, mais le retard augmente de 38,59% par rapport à la conception conventionnelle du CSA. Tous les circuits sont implémentés dans Cadence virtuoso en utilisant la technologie de processus CMOS 180nm.
Über den Autor / die Autorin
Shivendra Pandey travaille comme consultant SAP chez AtoS Global IT Solution, en Inde, et a également travaillé pour un client à Singapour. Il a obtenu un M.Tech en technologie VLSI de l'Université professionnelle de Lovely, Punjab, Inde et un B.Tech en ingénierie électronique et de communication du Collège d'ingénierie de Rewa, Rewa, Inde.
