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La crescente complessità dei progetti VLSI e delle tecnologie di processo IC aumenta lo sfasamento tra progettazione e produzione. La somiglianza tra un circuito fabbricato sul wafer e come progettato nello strumento di layout diventa sempre più debole. Le variazioni di processo, i difetti di fabbricazione, ecc. formano nuovi colli di bottiglia (tempi di consegna, produttività) mentre entriamo nell'era della VLSI su scala nanometrica. Questo motiva la ricerca per migliorare la prevedibilità e la resa della produzione VLSI, così come i mezzi tecnologici di progettazione per superare le variazioni di processo e gli errori litografici. Un CMP e altre fasi di produzione in VLSI submicronico profondo hanno effetti diversi sul dispositivo e sulle caratteristiche di interconnessione, a seconda delle caratteristiche locali del layout. Per migliorare la producibilità e la prevedibilità delle prestazioni e per rendere uniforme il layout rispetto ai criteri di densità prescritti, si procede all'inserimento di geometrie di "riempimento fittizio" nel layout. Il "dummy fill" a chip pieno è un processo iterativo, che richiede tempo e aumenta le dimensioni del GDS.
Über den Autor / die Autorin
Dr Afreen otrzymä B.E (E.C.) z wyró¿nieniem w 2005&M.Tech2009 z wyró¿nieniem za specjalizacj¿ w VLSI&EMBEDDED SYSTEM z M.A.N.I.T, Bhopal. Otrzymäa doktorat z zakresu nanonauki i in¿ynierii od M.A.N.I.T. w Bhopalu. Posiada publikacje SCI oraz recenzenta mi¿dzynarodowych czasopism.Prof(Dr.)Kavita Khare jest HOD EC Dept. MANIT.
