Ulteriori informazioni
Le reti su chip (NoC) sono un sostituto generico e scalabile delle interconnessioni cablate di media condivisa che offrono molte applicazioni pratiche nell'industria. Il Dynamic Voltage Frequency Scaling (DVFS) è una tecnica con la quale i livelli di tensione-frequenza di un chip vengono variati durante l'esecuzione, spesso utilizzata per conservare la potenza dinamica. Sono state proposte varie tecniche di ottimizzazione NoC basate sul DVFS. Tuttavia, a causa delle risorse necessarie per convalidare le decisioni architettoniche attraverso la prototipazione, poche sono state implementate. Di conseguenza, i progettisti si trovano di fronte ad una mancanza di comprensione dei potenziali risparmi di energia o dei guadagni di prestazioni nelle prime fasi dell'architettura. Questa tesi propone un simulatore NoC consapevole del DVFS con supporto per la modellazione di potenza-frequenza per nodo e una ricca visualizzazione per consentire la messa a punto di tali tecniche di ottimizzazione nelle prime fasi del ciclo di progettazione. Il simulatore proposto fornisce anche un quadro di riferimento per il benchmarking di varie strategie candidate per consentire la prototipazione selettiva e l'ottimizzazione. Come parte della ricerca, le estensioni DVFS sono state costruite per un simulatore di prestazioni NoC esistente e rilasciate per uso pubblico. Questa tesi serve anche come manuale tecnico per le estensioni del simulatore.
Info autore
Subodh é actualmente empregado como HW Design Engineer no grupo LAN Switching na Cisco Systems. Obteve o seu mestrado em Engenharia Informática pela Texas A&M. Anteriormente, trabalhou para a STMicroelectronics no grupo Imaging. É um entusiasta da tecnologia com interesses em aplicações VLSI, arquitectura informática e tecnologias web.
