Multiplexor (MUX) Carga libre Selección Sumador - Sumador de ahorro de área y potencia en tecnología CMOS

El libro presenta un Multiplexor (MUX) sin Selección de Secuencia Sumadora (CSA) utilizando un circuito lógico de Búsqueda del Primer Cero (FZF). Además, hemos modificado el sistema de tal manera que el bloque RCA de la segunda etapa y el MUX de la etapa final se eliminan mediante el circuito lógico FZF, debido a lo cual se espera que mejoren el rendimiento y los parámetros respectivos. Basándonos en el análisis y la observación del resultado obtenido, se observa una importante mejora en la potencia y el área. El diseño de CSA sin MUX ahorra una media del 41,45%, 48,26%, 52,21%, 33,82% de área, potencia de fuga, potencia y PDP respectivamente, sin embargo, el 38,59% de retardo aumenta en comparación con el diseño convencional de CSA. Todos los circuitos se implementan en Cadence virtuoso utilizando 180nm CMOS tecnología de proceso.

About the author

Shivendra Pandey travaille comme consultant SAP chez AtoS Global IT Solution, en Inde, et a également travaillé pour un client à Singapour. Il a obtenu un M.Tech en technologie VLSI de l'Université professionnelle de Lovely, Punjab, Inde et un B.Tech en ingénierie électronique et de communication du Collège d'ingénierie de Rewa, Rewa, Inde.

Product details

• Authors: Shivendra Pandey
• Publisher: Ediciones Nuestro Conocimiento
• Languages: Spanish
• Product format: Paperback / Softback
• Released: 12.12.2022
• EAN: 9786205440766
• ISBN: 978-620-5-44076-6
• No. of pages: 52
• Dimensions: 150 mm x 220 mm x 4 mm
• Weight: 96 g
• Subject: Natural sciences, medicine, IT, technology > Technology > Electronics, electrical engineering, communications engineering