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Diseñar una memoria dinámica sincrónica de acceso aleatorio (SDRAM) de 8 MB x 16 x 4 Bancos (512 MB) utilizando el lenguaje de descripción de hardware Verilog, que puede utilizarse en cualquier aplicación basada en la memoria. Hoy en día, los ordenadores, así como otros sistemas electrónicos que requieren grandes cantidades de memoria, utilizan DRAMs para la memoria central. Gracias a la exclusiva estructura de celdas de transistores de las DRAM, es posible construir redes de memoria extremadamente densas en un único dispositivo que ocupa un espacio relativamente pequeño. Las DRAM convencionales se controlan de forma asíncrona, lo que obliga al diseñador del sistema a introducir manualmente los estados de espera para cumplir las especificaciones del dispositivo. El tiempo de sincronización depende de la velocidad de la DRAM y es independiente de la velocidad del bus del sistema. Estas limitaciones de la sincronización son las que han llevado al desarrollo de la SDRAM, quees en gran medida una DRAM rápida con una interfaz sincrónica de alta velocidad. Las señales de entrada/salida y del controlador se sincronizan con un reloj externo, lo que pone a disposición del diseñador nuevas opciones. Con la SDRAM se pueden obtener circuitos de interfaz simplificados y un gran ancho de banda de datos en comparación con la DRAM convencional.
About the author
Abhishek Kumar y Ritesh Singh, Profesor Asistente, Departamento de Ingeniería Eléctrica, Universidad Manipal Jaipur, Jaipur, India. Su área de investigación incluye, Diseño de Sistemas Degitales, Modelado y Simulación, Dinámica y Estabilidad de Vuelo, UAV, y Sistema de Control No Lineal, Diseño Basado en Modelos, Vehículos Hipersónicos, Sistemas Autónomos.
