Una implementación de puerta universal de alto rendimiento y bajo consumo

Se ha presentado una nueva técnica de reducción de potencia denominada Transistor apilado con escalado de tensión (VS-STACK). La técnica propuesta se ha comparado con algunas de las técnicas de reducción de potencia existentes. El resultado muestra una cantidad colosal de reducción del consumo de energía para la puerta NOR de 2 entradas. El consumo de energía se reduce entre un 20% y un 90%. Además, hay una tremenda mejora en el producto de retardo de potencia. Por lo tanto, esta técnica puede utilizarse en circuitos de alta velocidad. El circuito funciona en la región subumbral, lo que es adecuado para aplicaciones que requieren un consumo de energía extremadamente bajo.

About the author

Geetanjali Sharma ha 12 anni di esperienza di insegnamento e ricerca nel campo dell'elettronica e delle comunicazioni e della progettazione VLSI. Ha all'attivo diverse pubblicazioni in riviste e conferenze internazionali nel campo della progettazione VLSI.

Product details

• Authors: Geetanjali Sharma
• Publisher: Ediciones Nuestro Conocimiento
• Languages: Spanish
• Product format: Paperback / Softback
• Released: 19.07.2022
• EAN: 9786204996004
• ISBN: 978-620-4-99600-4
• No. of pages: 64
• Dimensions: 150 mm x 220 mm x 4 mm
• Weight: 113 g
• Subject: Natural sciences, medicine, IT, technology > IT, data processing > Hardware